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Roadmap de Intel actualizado
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INTEL NO SE ACLARA CON SUS PREVISIONES. HA CAMBIADO DE NUEVO EL ROADMAP CON NUEVAS VERSIONES Y FECHAS DE LANZAMIENTO DE SUS MICROSPublicado el 26 de agosto de 1998
| Roadmap de las CPUs Intel | 2º Trim 98 | 3º Trim 98 | 4º Trim 98 | 1º Trim 99 | 2º Trim 99 | 2ª Mitad 99 | 2000 | | | | | | | | Merced | | | | | | | Cascades 6xx MHz
Proceso de 0.18 µ
133 MHz FSB
w/256 kB velocidad total en caché L2 integrada | | | | | | Tanner 5xx MHz
2MB, 1 MB, 512 kB y cache L2 CSRAM de velocidad total externa
100 (/133 ?) MHz FSB
Entrada en Marzo 1999 (Estimación de Intel) | | | Pentium II Xeon 400-450 MHz, 2MB, 1 MB, 512 kB y caché L2 CSRAM de velocidad total externa
400 MHz con 512 o 1024 kB de caché L2, lanzamiento el 29 de Junio del 98
450 MHz con 512 o 2048 kB de caché L2, lanzamiento en Agosto/Septiembre del 98 | | | | | | | Coppermine 533 - 6xx MHz
Proceso de 0.18 µ
512 Kb de caché L2 BSRAM a media velocidad externa
133 MHz FSB | | | | | Katmai 450, 500 MHz | Katmai 5xx
133 FSB ? | | Pentium II 350-400 MHz | Pentium II 350-450 MHz
Lanzamiento de 450 MHz el 24 de Agosto del 98 | | | Pentium II 266-333 MHz | Pentium II 266-333 MHz | | | | | Celeron 266 (Núcleo Covington) | Celeron 266-300 MHz
Lanzamiento el 7 de Junio del 98 (Núcleo Covington) | Celeron 266-300 MHz,
Celeron 300 'A', Celeron 333 MHz, ambos con 128 kB de caché L2 a velocidad total
(Núcleo Mendocino Core), lanzamiento el 24 de Agosto del 98 | Celeron 300 'A' - 366 MHz, con 128 Kb de caché L2 a velocidad total, 66 MHz FSB
(Núcleo Mendocino), lanzamiento de 366 MHz en Febrero del 99 | Celeron 300 'A' - 400 MHz, con 128 Kb de Caché L2 integrada a velocidad total, 66/100 MHz FSB
(Núcleo Mendocino) ¡Posiblemente se deje de fabricar Celeron para Slot1! | | | Celeron 300 'A' Integrado a 366 MHz con 128 Kb de caché | Celeron 300 'A' Integrado a 400 MHz con 128 Kb de caché | Pentium MMX 200-233 MHz | | | | | Pentium II portátil a 233-266 MHz | Pentium II portátil a 266-300 MHz | Pentium II portátil a 266-333 MHz | Pentium MMX portátil a 166-266 MHz | | | | | | | CPUs Slot M | | | | | CPUs Slot 2 con bus de 100 MHz | | | | | CPUs Slot 1 con bus de 100 MHz | | | | | CPUs Slot 1 con bus de 66 MHz | | | | | Nuevo Socket de CPUs Celeron, de 370 pins | | | | | CPUs Slocket 7 con bus de 66 MHz | | | | | CPUs portátiles con bus de 66 MHz | | | |
DOS NOTAS: "FSB" (Front Side Bus) se refiere a la velocidad del bus externo del microprocesador, y "velocidad total y velocidad media" se refiere a si la caché va a la velocidad del bus externo o a la mitad de dicha velocidad. El próximo procesador con el núcleo del Pentium II con bus a 100 MHz será Katmani, se comenzará a vender en el primer trimestre de 1999, inicialmente a 450 MHz y pronto el de 500 MHz. Katmai tendrá el nuevo conjunto de instrucciones MMX2 (nombre antiguo) o las "Katmai New Instructions' = KNI (un nuevo nombre sin sentido), el cual incluye unas instrucciones SIMD de coma flotante y doble precisión. Esta nueva instrucción acelerará gráficos 3D por una cantidad significativa. Coppermine será una versión reducida del Katmai con proceso de 0,18 micras. La caché de nivel 2 no va integrada en el micro, ya que interferiría con Cascades. En vez de esto continuará funcionando con la conocida caché BSRAM de nivel 2 a velocidad externa media como en las CPUs Pentium II Slot1 anteriores. Esto parece más una idea de marketing que algo técnicamente necesario. Tanner será un Xeon con KNI, sucediendo a la CPU Pentium II Xeon de Slot 2, pero lo más probable es que mantenga su nombre. Tanner incluirá el nuevo conjunto de instrucciones de Katmai y probablemente se iniciará con velocidad de reloj de 450 o 500 MHz. Tendrá versiones con 512 kB/1 MB/2 MB de caché CSRAM de nivel 2 a velocidad del bus. Cascades no será una mejor, sino una versión más barata de Tanner. Es una reducción de Tanner a 0,18 µ e incluirá 256 Kb de caché L2 con un tamaño más pequeño. La reducción le permitirá a Cascades funcionar con bus de 133 MHz a velocidades superiores a 600 MHz. Celeron está ahora disponible en versiones de 266 y 300 MHz (Núcleo Deschutes), sin la caché L2 y funcionando con un bus de 66 MHz. El 24 de Agosto Intel introdujo el Celeron con 128 Kb. de caché L2 (Núcleo Mendocino) a 300 MHz (Celeron 300 'A') y 333 MHz (Celeron 333). Esperamos que estos Celeron con caché L2 funcionen tan rápido como un Pentium II con bus de 66 MHz (Pentium II 233 - 333) con su caché de 512 kB a media velocidad. El Celeron sin caché probablemente desaparezca al final de 1998. En la segunda mitad de 1999 se hará ocasionalmente una versión de Celeron (Núcleo Mendocino) que fincionará con un bus de 100 MHz, posiblemente a partir de 350, pero ciertamente a 400 MHz. Antes de eso habrá una versión de Celeron a 366 y bus de 66 alrededor de Febrero de 1999. Esperamos que el Celeron integrado vaya tan rápido como los modelos de Slot 1, y posiblemente el Celeron de Slot 1 desaparecerá, abriendo el conveniente camino de actualización al nuevo Pentium II con KNI (Katmai). El Pentium II (Núcleo Klamath/Deschutes) que tenemos ahora pronto desaparecerá. El Celeron con caché L2 integrada hará obsoletas a las veriones de 66 MHz del Pentium II obsolete (Pentium II 233-333), por eso dejarán de ser fabricados al final de 1998 o finales de la primera mitad de 1999. Tan pronto como Intel empiece a vender Celeron con un bus de 100 MHz, el Pentium II (¡¡¡Núcleo Deschutes!!!) a 350 y 400 MHz también se volverá obsoleto. En este tiempo saldrán las CPUs Pentium II con núcleo Katmai, que incluyen las nuevas instrucciones llamadas KNI o previamente MMX, reemplazarán a las CPUs Pentium II con núcleo Deschutes. Como puedes ver, en esta época las diferencias entre el Pentium II y el Celeron vendrán determinadas principalmente por la falta del Celeron de MMX2 o KNI asó como la velocidad punta de 400 MHz del Celeron y los 500 MHz para el Pentium II (Katmai). Esto significa que las aplicaciones que no usen MMX2/KNI funcionarán tan rápido en un Celeron como en un Pentium II/Katmai a la misma velocidad de reloj. El Celeron integrado será lanzado en la primera mitad del 99. La idea detrás de este empaquetamiento diferente no es nada más que reducción de costes. Slot 1 lleva camino de ser más caro y más sofisticado como para ser la solución para el Celeron (Núcleo Mendocino con 128 kB de caché L2 integrada). El socket o contector contendrá 370 pins que NO serán de ninguna manera compatibles con Socket 7, lo cual es fácil de comprender cuando te das cuenta de que el Celeron lleva caché L2 integrada siempre en el paquete y está usando el P6 (protocolo GTL+) en vez del bus Pentium. Merced no saldrá hasta el 2000, usando un nuevo slot llamado "Slot M". Una de las curiosidades de Merced IA64 es el "paralelismo explícito", que resulta ser varios códigos máquina en paralelo después de la compilación del código fuente. Este procesador correrá bajo la llamada "EPIC" o "cálculo de instrucciones estrictamente en paralelo". Merced ofrecerá 128 integros y 128 registros de coma flotante y múltiples unidades de integros y coma flotante, los cuales funcionarán todos en paralelo. Intel llama a esto "recursos hardware masivos". IA32 es sólo capaz del paralelismo implícito, resultando en un código máquina después de la compilación. IA32 ofrece 8-32 integros y 8-32 registros de coma flotante y tiene sólo unas "pocas" unidades de integros y coma flotante, si no nos equivocamos "pocas" es un actual "dos". Traducido de un artículo de Tom's Hardware Guide |
